해피레포트 - 디지털 논리 설계 - Altera Max+plus II 스탑워치 설계

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공학,기술계열 디지털 논리 설계 - Altera Max+plus II 스탑워치 설계 디지털 논리 설계 - Altera.pptx 등록인 leewk2547 등록/수정일 13.12.11 / 13.12.11 문서분량 14 페이지 다운로드 1 구매평가 판매가격 2,000원

보고서설명
강의시간에 배운 이론을 바탕으로 실제 상품화 될 수 있는 하드웨어를 Altera Max+plus II 프로그램을 사용하여 설계한 팀 프로젝트 결과입니다.`

본문일부/목차
입 력 - CLK : 클럭입력 (100Hz) - CLEAR : 클리어입력, 0이 되면 모든 출력이 0으로 리셋 - START_STOP : 시간증가 / 정지모드 입력 0일때 정지모드, 1일때 증가모드 출 력 - SEC_10_D : 초단위 10의자리 출력 - SEC_1_D : 초단위 1의자리 출력 - mSEC_10_D : 0.1초단위 출력 - mSEC_1_D : 0.01초단위 출력 상세 설명 ① 초기 설정 : 초기에 표시되는 값은 00(초):00(.00초) START_STOP이 1이면 증가모드로 전환 ② 시간 증가모드 00:00 → 00:99 → 01:00 → 59:99 → 00:00 ③ CLR 버튼이 눌러지면 초기값인 00:00 으로 리셋

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