해피레포트 - [공학] 스탑워치 VHDL 설계

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공학,기술계열 [공학] 스탑워치 VHDL 설계 [공학] 스탑워치 VHDL 설계.hwp 등록인 leewk2547 등록/수정일 13.09.25 / 13.09.25 문서분량 10 페이지 다운로드 3 구매평가 판매가격 2,000원

보고서설명
library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity stop is PORT( CLK : in std_logic; SW_A : in std_logic; SW_B : in std_logic; SW_C : in std_logic; SW_D : in std_logic;

본문일부/목차
end D_Clock; architecture arc of D_Clock is signal seg_data3, seg_data4 : std_logic_vector(7 downto 0);--Hour signal seg_data5, seg_data6 : std_logic_vector(7 downto 0);--Min signal seg_data7, seg_data8 : std_logic_vector(7 downto 0);--sec signal Sec : integer range 0 to 59; signal Min : integer range 0 to 59; signal Hour : integer range 0 to 23; signal cnt : integer range 0 to 999; signal dot : std_logic_vector(7 downto 0);--dot display(0 or 80) signal SW_A_Q1, SW_A_Q2, GO : std_logic; signal SW_B_Q1, SW_B_Q2 : std_logic; signal SW_C_Q1, SW_C_Q2 , INC : std_logic; signal SW_D_Q1, SW_D_Q2 : std_logic; signal SW_E_Q1, SW_E_Q2 , DEC : std_logic; signal SW_F_Q1, SW_F_Q2 : std_logic; signal Mode : std_logic_vector(2 downto 0) := "000";

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