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부울대수의 간소화(2) : Verilog HDL code 이용
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[논리회로실험]부울대수의_간소화.hwp
- 등록인 dnlghkeh
- 등록/수정일 17.04.17 / 17.04.17
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- 보고서설명
- 부울대수를 verilog HDL의 형태로 표현하는 방법을 이해한다.
verilog HDL code로 Quartus2를 이용하여 합성하고 Programming 하는 방법을 이해한다.
- 본문일부/목차
- Verilog HDL은 전자 회로 및 시스템에 쓰이는 하드웨어 기술 언어이다. 회로 설계, 검증, 구현등 여러 용도로 사용할 수 있다.
C언어와 비슷한 문법을 가져서 사용자들이 쉽게 접근할 수 있도록 만들어졌다. if나 while 같은 제어 구조도 동일하며, 출력 루틴 및 연산자들도 거의 비슷하다. 다만 C언어와 달리, 블록의 시작과 끝을 중괄호 기호 대신 begin과 end를 사용하여 구분하고, HDL의 특징인 시간에 대한 개념이 포함되었다는 것 등 일반적인 프로그램과 다른 점도 많이 있다.
- 연관검색어
- #부울대수의 간소화
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